• design for testability
• JTAG

Questa tesi si incentra sullo studio di tecniche di design digitale innovative attraverso l'uso dello standard JTAG IEEE 1149.1, al fine di migliorare la testabilità dei circuiti digitali e di automatizzare parte del flusso di progettazione della logica legata a tale standard. A partire da un progetto STMicroelectronics è stata effettuata la generazione automatica dei file RTL contenenti la logica relativa lo standard JTAG. Per raggiungere tale obiettivo è stato necessario studiare l’utilizzo dello strumento DFT Compiler e modificare il flusso di esecuzione per adattarlo al caso in esame e generare un JTAG integrabile con il resto del circuito. Al fine di aggiungere un ulteriore grado di automatizzazione, è stato realizzato uno script in grado di convertire le informazioni contenute in un foglio excel in linguaggio tcl da poter porre in ingresso allo strumento DFT Compiler per adattare la logica JTAG alle esigenze del progetto su cui viene inserita.