• algoritmo di deskewing
• clock
• deskewer
• linea di ritardo
• phase detector
• sincronismo
• skew

Il rapido e incalzante sviluppo dell'elettronica digitale, sostenuto dall'evoluzione tecnologica della microelettronica, dalla sempre maggiore diffusione di tecniche di progettazione automatica (CAD,CAE) e dalla rapida evoluzione dei processi tecnologici ha portato negli ultimi anni alla realizzazioni di sistemi sempre più complessi e veloci. Un esempio sono le CPU che hanno frequenze di clock che stanno migrando verso valori sempre maggiori. Dunque la generazione e il controllo del segnale di sincronismo sta diventando uno dei problemi più critici nella progettazione di un sistema digitale. Al diminuire del periodo di clock, l'incertezza o skew nel posizionamento nel tempo dei fronti del segnale di sincronismo diventa sempre più un problema non trascurabile. Progettare un sistema di distribuzione del clock che minimizzi lo skew diventa quindi un'esigenza. Il lavoro svolto in questa tesi ha come obiettivo il progetto e la realizzazione di un prototipo di circuito Deskewer VLSI in tecnologia CMOS nel quale per la correzione dello skew vengono applicati due algoritmi (Bisezione e Differenziale al Nonio) per mezzo di un dispositivo controllore realizzato all'interno dello stesso chip.