• ambiente di verifica
• digital verification
• test environment
• universal VHDL verification methodology
• UVVM
• verifica digitale
• VHDL verification component framework
• WizardLink

Nel presente lavoro di tesi espongo le motivazioni che hanno portato allo sviluppo della metodologia UVVM, Universal VHDL Verification Methodology. L’obiettivo del lavoro di tesi è applicare la metodologia UVVM a un modulo chiamato WizardLink. La parte iniziale della tesi è dedicata alla struttura tipica di un ambiente di test UVVM. In seguito, la trattazione verte sul VHDL Verification Component Framework e sullo sviluppo di un componente per la verifica in grado di controllare ingressi e uscite del modulo WizardLink. La parte conclusiva della tesi è dedicata all’esposizione dei risultati del lavoro di tesi e delle mie impressioni sulla metodologia open-source UVVM.

In this thesis I present the motivations that led to the development of the UVVM methodology, Universal VHDL Verification Methodology. The goal of the thesis work is to apply the UVVM methodology to a module called WizardLink. The initial part of the thesis is dedicated to the typical structure of a UVVM test environment. Then, the discussion focuses on the VHDL Verification Component Framework and on the development of a verification component in order to control inputs and outputs of WizardLink module. The final part of the thesis is dedicated to the presentation of the results of thesis work and my impressions on the open-source UVVM methodology.