• SmartDMA
• UVVM
• Verification

In questa tesi viene illustrato il lavoro di verifica, mediante il framework UVVM, di due DMA IP sviluppate mediante linguaggio VHDL. Le IP oggetto di verifica permettono di effettuare dei trasferimenti di dati da un'interfaccia di tipo memory mapped a una di tipo stream e vice versa; oltre al trasferimento lineare è possibile effettuare trasferimenti ripetuti non continui ma basati su offset. Lo scopo della tesi è stato quindi quello di dimostrare la validità dell'utilizzo di UVVM nel processo di verifica e identificazione di eventuali bug nell'implementazione delle IP.

In this master's degree thesis it's illustrated the verification process, thanks to the use of UVVM framework, of two DMA IPs developed in VHDL. These IPs allow to perform data transfert between a memory mapped and streaming interfaces and vice versa. In addition to the linear transfert of data, repeated offset based transfert capabilities are provided by these IPs. The purpose of this thesis it's to demostrate the validity of the use of UVVM in the verification process, in order to identify bugs in the IP implementation.