ETD

• adc
• algorithmic
• algoritmico
• asincrono
• asynchronous
• cds
• ciclico
• convertitore analogico-digitale
• cyclic

La tesi verte sulla progettazione in ambiente Cadence Virtuoso di un ADC in tecnologia CMOS a 65 nm ottimizzato per sensori di immagine. Al fine di garantire la compattezza strutturale necessaria per un'integrazione di tipo in-pixel, è stata selezionata un'architettura ciclica (o algoritmica). Per mitigare l'offset del comparatore dinamico è stato introdotto un preamplificatore, mentre l'abbattimento del rumore a bassa frequenza (sia dell'amplificatore operazionale dello stadio ciclico che del preamplificatore stesso) è affidato a una tecnica di cancellazione del rumore dinamica (CDS, Correlated Double Sampling). Il convertitore opera in regime asincrono, scelta che permette di eliminare la rete di distribuzione del clock globale e di massimizzare la velocità di conversione del dato.