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In questo lavoro di tesi è stato affrontato lo studio e lo sviluppo di una IP per un decodificatore di canale a bassa complessità per codici Low-Density Parity-Check (LDPC) per applicazioni WLAN. In particolare l’architettura è stata progettata per essere compatibile con il futuro standard IEEE 802.11n, che prevede di supportare fino a 12 codici diversi, e di arrivare a velocità di decodifica massime dell’ordine delle centinaia di Mbps.
Lo spazio di progetto è stato esplorato a fondo sia dal punto di vista algoritmico (analizzando in letteratura le varie approssimazioni dell’algoritmo di decodifica) sia da quello architetturale (analisi dell’aritmetica finita di macchina, ottimizzazione del processing interno, realizzazione del top level) per ottenere un buon compromesso fra bassa complessità circuitale e alte performance (alto throughput e alte BER).
La rete ottenuta soddisfa le specifiche dello standard, come verifica la sua caratterizzazione su tecnologia CMOS standard cells a 65nm tramite sintesi su Design Compiler di Synopsys.