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Il sempre maggiore interesse scientifico e industriale verso i codici a correzione di errore d tipo “Low Density Parity Check” (LDPC), ha portato alla loro inclusione nell’estensione ad alto throughput dello standard IEEE 802.11 per applicazioni WLAN.
Il presente lavoro di tesi ha come obiettivo lo studio e la progettazione di un decoder LDPC in grado di supportare tutte le possibili 12 configurazioni richieste dallo standard in termini di lunghezza della codeword e code rate. Grazie all’utilizzo dello scheduling layered, si riesce a raggiungere, a parità di BER, una complessità circuitale molto minore rispetto allo scheduling flooding tradizionale.
Partendo dallo studio in letteratura dell’algoritmo di scheduling layered, si sono affrontate le problematiche di implementazione con unità di processamento seriali, si è passati, in seguito ad un’ analisi dello spazio di progetto tenendo conto dei diversi trade-off che caratterizzano questo tipo di decoder (throughput,latenza,complessità,BER,FER) . Una volta scelta, quindi, l’architettura definitiva , si è proceduto alla descrizione e simulazione hardware dei singoli blocchi. Infine si è effettuata una sintesi dell’intero decoder su tecnologia standard cell a 65 nm.