• 12 nm FinFet
• 65 nm CMOS
• All Digital Frequency-Locked Loop
• Bang-Bang Phase-Locked Loop
• Charge Pump Phase-Locked Loop
• Digitally Controlled Oscillator
• Harsh Environment
• High Temperature
• Mission-Critical
• Rad-Hard
• Single Event Effect
• Total Ionizing Dose

MISSION-CRITICAL applications requires electronic devices to reliably work in a wide range of different conditions. In these applications a fault of the device not only degrades the performance or the quality of the result, but completely prevent the correct functionality of the system. Electronics in these applications should therefore guarantee higher reliability margin compared to other fields. In some fields, like High Energy Physics experiments, space, and several automotive and industrial sectors, reliability is undermined by harsh conditions determined by external environmental phenomena. These harsh-environments are indeed characterized by wide temperature ranges, up to 160 °C and down to -40 °C, and by the presence of radiation. In other fields, instead, like memory interfaces or power management systems in High Performance Computing, reliability relates mostly to the development and implementation of features that enable and simplify the correct functioning of critical blocks composing high performance accelerators.
Among all the functions that electronics carries out nowadays, clock synthesis covers a backbone role. It is a central component in almost any complex system, spanning telecommunications and microprocessor design. Consequently, its reliability is of great concerns in mission-critical applications. The most successful clock generation techniques from the performance point of view are those based on Phase- (PLL) and Frequency-Locked Loops (FLL). The work presented in this thesis is therefore focused on the development of techniques to improve the Phase and Frequency-Locked Loops reliability in mission-critical applications. The presented techniques are applied to the design of three clock generators.
Starting from harsh environments applications, we propose design strategies and techniques to achieve reliable operation in harsh thermal conditions up to 160 °C, and in radiation-pervaded environments. The proposed techniques have been applied to the design of a Charge Pump Phase-Locked Loop (CP-PLL) in a commercial 65 nm CMOS technology, and they have been verified through experimental results. Among the state-of-the-art PLLs, the proposed CP-PLL is one of the most compact, low-power, fast locking, and suited for harsh environments. Indeed, it features 0.09 mm2 of area, 10.33 mW of power consumption, 960 ns of lock time, and -40 – 160 °C temperature range, plus Total Ionizing Dose (TID) up to 100 Mrad and Linear Energy Transfer up to 67 MeVcm2/mg . In addition to the complete CP-PLL tests, we have also performed measures of each single block alone. This allowed the verification of the different proposed techniques on each part of the design. In particular, we have presented the detailed design of a Charge Pump (CP) that achieves an output impedance and a current matching of 155 kΩ and below 5%, respectively. In the literature, several novel CP adopted in PLLs have been proposed, but only a very few of them have been directly characterized, since in most cases the whole PLL characterization has been reported. Moreover, to the best of the authors’ knowledge, no thermal or TID characterization of CPs is present in the literature. Different from previous studies, in this work, we have directly characterized the proposed design at different operating temperatures up to 200 °C and under x-rays up to 100 Mrad TID. In such harsh temperature and radiation conditions, the CP proposed in this work has showed better performance than state-of-the- art CPs assessed in less harsh environments.
As for High Performance Computing applications, instead, we propose the design of a smart All-Digital Frequency-Locked Loop (AD-FLL) for Power Management Systems, and of a Bang Bang Phase-Locked Loop (BB-PLL) for memory interfaces. The AD-FLL implements several features useful for aggressive power saving algorithms, yet focusing on developing a reliable and technology independent design. A fast locking of about 3.5 μs estimated from post-layout simulations is achieved thanks to the integration of an Automatic Frequency Calibrator next to the AD-FLL. Also, a very wide range from 150 MHz up to 2.3 GHz is obtained thanks to the full-custom design of a Digitally Controlled Oscillator. An innovative Automatic Loop Gain Controller has been instead integrated in the BB-PLL to estimate the optimum loop parameters based on the current behavior of the loop. This was allowed thanks to the implementation of a Low Latency Retiming Stage. Also, a Triple Loop Architecture to achieve an extremely fast lock time of less than 20 μs in post-layout simulations and to improve the Pull-in and Lock-in ranges of the BB-PLL in presented. This solution further increase the reliability of the proposed design. Both the BB-PLL and the AD-FLL have been prototyped in the Global Foundry 12 nm FinFet technology, and they have been integrated in a test chip in The EUPILOT and EPI projects frame, which was taped-out at the end of October 2023.
Finally, given that the transistor-level simulation of PLLs and FLLs is time consuming, we also propose modeling strategies to obtain accurate results with fast simulation time.

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Nelle applicazioni di tipo mission-critical i dispositivi elettronici devono soddisfare requisiti di affidabilità in un ampio spettro di condizioni di lavoro. In queste applicazioni, un malfunzionamento del dispositivo porta non solo ad una degradazione delle prestazioni o della qualità dei risultati, ma può anche minare la corretta funzionalità dell’intero sistema. L’elettronica in questo tipo di applicazioni deve, quindi, garantire margini di affidabilità più ampi rispetto ad altri campi. In alcuni campi, come ad esempio gli esperimenti di fisica delle alte energie, le missioni spaziali e molti settori dell’industria e dell’ automotive, l’affidabilità è minata da condizioni ostili dovute a fenomeni ambientali esterni al sistema. Questi ambienti ostili sono infatti caratterizzati da un ampio intervallo di temperature, da -40 °C fino a 160 °C, e dalla presenza di radiazioni. In altri campi, invece, come le interfacce di memoria o sistemi di gestione del consumo di potenza nelle applicazioni di calcolo ad alte prestazioni, l’affidabilità si traduce principalmente nello sviluppo e implementazione di caratteristiche abilitanti al corretto funzionamento di parti critiche degli acceleratori ad alte prestazioni.
Fra tutte le funzioni che l’elettronica svolge oggigiorno, la generazione di clock ha un ruolo fondamentale. È infatti una componente centrale in qualsiasi sistema complesso, a partire dai microprocessori, fino alle telecomunicazioni. Di conseguenza, la sua affidabilità necessita di grande attenzione nelle applicazioni di tipo mission-critical. Le tecniche di generazione di clock più efficaci dal punto di vista delle prestazioni sono quelle basate sugli anelli ad aggancio di fase (PLL) o frequenza (FLL). Il lavoro presentato in questa tesi e, per questo motivo, incentrato principalmente sullo sviluppo di tecniche volte al miglioramento dell’affidabilità degli anelli ad aggancio di fase o frequenza pensati per le applicazioni mission-critical. Le tecniche sviluppate e proposte in questo lavoro di tesi sono state applicate alla progettazione di tre generatori di clock.
Per quanto riguarda le applicazioni caratterizzate da ambienti ostili, questa tesi propone strategie e tecniche volte al corretto e affidabile funzionamento dei generatori di clock fino a 160 °C e sotto l’effetto di radiazioni. Le tecniche proposte sono state applicate alla progettazione di un anello ad aggancio di fase a pompa di carica (CP-PLL) in una tecnologia commerciale CMOS a 65 nm. Inoltre, tutte le tecniche proposte sono state verificate sperimentalmente. Guardando allo stato dell’arte, il PLL proposto in questo lavoro è uno dei più compatti, efficienti dal punto di vista energetico, veloce nei tempi di aggancio e adatto al lavorare in ambienti ostili. Infatti, occupa un’area di soli 0.09 mm2, consuma 10.33 mW e si aggancia in appena 960 ns. Inoltre, è in grado di lavorare da -40 a 160 °C, di sopportare fino a 100 Mrad di Total Ionizing Dose (TID) ed è stato caratterizzato fino ad una Linear Energy Transfer di 67 MeVcm2/mg . Oltre alla caratterizzazione di tutto il CP-PLL, questa tesi di dottorato presenta anche la caratterizzazione di ogni singolo blocco che lo compone. In questa maniera è stato possibile verificare le varie tecniche proposte per ogni parte del progetto. In particolare, è presentata una pompa di carica (CP) caratterizzata da una resistenza di uscita di 155 kΩ ed un matching di corrente inferiore al 5%. Anche se in letteratura sono presenti numerose CP innovative per PLL, poche di loro sono direttamente caratterizzate poiché solitamente viene caratterizzato solamente il PLL completo. Inoltre, al meglio delle conoscenze dell’autore, nessuna caratterizzazione termica o TID di CP è presente in letteratura. Al contrario degli studi passati, in questo lavoro il prototipo proposto è stato caratterizzato fino a 200 °C e sotto raggi X fino a 100 Mrad. In queste condizioni di temperatura e radiazioni ostili la CP presentata a dimostrato di avere prestazioni migliori dello stato dell’arte delle CP, oltretutto verificate in ambienti meno ostili.
Per le applicazioni di calcolo ad alte prestazioni, invece, questa tesi propone un FLL intelligente e completamente digitale (AD-FLL) per sistemi di gestione della potenza, e un Bang-Bang PLL (BB-PLL) per interfacce di memorie. Nell’AD-FLL sono implementate numerose opzioni di configurazione per algoritmi aggressivi di riduzione del consumo di potenza, con particolare attenzione allo sviluppo di sistema affidabile e indipendente dalla tecnologia. Stando alle simulazioni post-layout, l’AD-FLL ha un tempo di aggancio di 3.5 μs grazie all’implementazione di un sistema di calibrazione della frequenza automatico affiancato all’anello principale. Inoltre, il sistema è in grado di generare frequenze da 150 MHz fino a 2.3 GHz grazie al design full-custom di un oscillatore controllato digitalmente. Un meccanismo innovativo di controllo automatico del guadagno d’anello è stato invece integrato nel BB-PLL. Questo meccanismo è in grado di stimare i parametri ottimi per l’anello basandosi sull’analisi del comportamento del sistema istante per istante. Questo è stato possibile solo grazie all’implementazione di uno stadio di sincronizzazione a bassa latenza. Il sistema ha un’architettura a triplo anello grazie al quale si aggancia in meno di 20 μs, stando alle simulazioni post layout. Inoltre, contribuisce anche a migliorare le dinamiche di Pull-in e Lock-in del BB-PLL. Questa soluzione aumenta ulteriormente l’affidabilità del sistema presentato. Sia il BB-PLL che l’AD-FLL sono stati prototipali in tecnologia 12 nm FinFet di Global Foundry e sono stati integrati un chip di test nell’ambito dei progetti europei The EUPILOT e EPI. Il test chip è stato sottomesso alla fine di ottobre 2023.
Infine, dato che le simulazioni transistor-level dei PLL e FLL richiedono molto tempo, cosa non accettabile in fase di progettazione, in questo lavoro sono state anche proposte strategie di modellizzazione per ottenere risultati accurati in tempi di simulazione estremamente brevi.