ETD

Archivio digitale delle tesi discusse presso l’Università di Pisa

Tesi etd-04172012-004635

Tipo di tesi

Tesi di laurea specialistica

URN

etd-04172012-004635

Titolo

Progettazione VLSI della logica di controllo di un decodificatore di canale flessibile e multi-standard

Dipartimento

INGEGNERIA

Corso di studi

INGEGNERIA ELETTRONICA

Parole chiave

3GPP
decoder
decodificatore flessibile
DVB
FEC
LDPC
Turbo
Wi-Fi
WiMAX

Data inizio appello

04/05/2012

Consultabilità

Parziale

Data di rilascio

04/05/2052

Riassunto (Inglese)

Riassunto (Italiano)

In questo lavoro di tesi, ci si è concentrati sulla progettazione della logica di controllo di un decodificatore di canale flessibile e multi-standard per il supporto di codici Turbo ed LDPC. Il lavoro ha compreso:

Esplorazione del paradigma di decodifica flessibile a livello algoritmico
Analisi critica di una architettura per il processing delle metriche di affiabilità
Ottimizzazione degli aspetti progettuali pregressi
Definizione della logica di controllo globale

L'architettura descritta in VHDL, è stata verificata e sintetizzata su tecnologia CMOS standard cell a 45 nm.

File

Nome file	Dimensione
Frontespizio.pdf	256.69 Kb
Indice_I...tolo1.pdf	1.14 Mb
Ringraziamenti.pdf	407.16 Kb
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