ETD

• cmos
• fom
• jitter
• low power
• low voltage
• offset
• oscillator
• oscillatore
• phase noise
• relaxation
• rilassamento
• swing boost

La tesi affronta la progettazione di un oscillatore a rilassamento RC integrato CMOS nel processo H9A di STMicroelectronics, destinato a fornire il riferimento temporale per un front‑end amperometrico per sensori elettrochimici a tre elettrodi nell’ambito del progetto Greenday. Il sistema Greenday, pensato per applicazioni wearable, richiede un front‑end a basso consumo, bassa tensione di alimentazione (nominale 0.9 V) e alta risoluzione (16 bit) nella misura della corrente faradica.
L’architettura del front‑end utilizza un convertitore Σ∆ a tempo continuo, la cui frequenza di campionamento è fissata a 50 KHz. Per contenere area e complessità, l’oscillatore è dimensionato a 800 KHz, e il clock di campionamento viene ottenuto tramite divisione per 16. Studi preliminari hanno mostrato che la deviazione standard del jitter del clock a 50 KHz deve rimanere di pochi nanosecondi per non degradare significativamente l’ENOB del modulatore, imponendo una specifica di jitter per l’oscillatore a 800 KHz. Contestualmente, la potenza media disponibile per l’oscillatore è dell’ordine di 1.5 uW, e il funzionamento deve essere garantito per tensioni di alimentaione comprese tra 0.9 V e 12 V.
All’interno di questo quadro, la tesi motiva la scelta di un oscillatore a rilassamento RC comparator‑based, in alternativa a soluzioni LC, al quarzo o a ring oscillator. Gli oscillatori LC e al quarzo offrono rumore di fase eccellente, ma sono poco compatibili con l’integrazione completa su chip e con tensioni di alimentazione così basse. I ring oscillator, pur molto compatti, presentano un rumore di fase e una sensibilità PVT non adeguati per un sistema a 16 bit a pari potenza. L’oscillatore a rilassamento RC rappresenta quindi un compromesso che consente piena integrabilità, controllabilità della frequenza e possibilità di trimming per compensare le dispersioni di processo di resistenze e capacità.
Una parte rilevante del lavoro è dedicata allo studio teorico degli oscillatori e del rumore di fase. Vengono introdotti i concetti di jitter nel dominio del tempo, rumore di fase nel dominio delle frequenze e la loro relazione attraverso la densità spettrale dell’eccesso di fase. Questo consente di definire una cifra di merito (FoM) che lega rumore di fase, frequenza e potenza assorbita, permettendo di confrontare l’efficienza rumore‑potenza delle diverse architetture e di individuare i limiti teorici degli oscillatori a rilassamento RC.
Su queste basi viene sviluppato uno studio architetturale: a partire da una topologia base a singola fase, si analizzano architetture multi‑fase, con e senza rigenerazione, fino ad arrivare a una configurazione differenziale multi‑fase con rigenerazione. Per ciascuna si ricavano il periodo di oscillazione, la sensibilità al rumore del comparatore e la FoM, introducendo il concetto di fattore di boosting (incremento di pendenza ai nodi di confronto), che riduce il contributo del comparatore al jitter e facilita l’applicazione di Correlated Double Sampling per la cancellazione di offset e rumore 1/f.
La tesi passa poi all’implementazione transistor‑level in H9A. Il dimensionamento dei gruppi RC è guidato dalla massimizzazione della FoM, includendo il rumore termico delle resistenze e quello del comparatore, portando alla scelta di resistenze HIPO e capacità MIM. Il comparatore è progettato come amplificatore a singolo stadio con carico a specchio, integrando una polarizzazione con retroazione di bulk che estende il range di modo comune e garantisce il funzionamento anche a 0.9 V. Per ridurre la potenza media, si adottano due tecniche di attivazione controllata: accensione a fasi alterne e accensione in prossimità della commutazione.
Infine, viene progettato un sistema di trimming resistivo a 5 bit. Un ambiente di simulazione automatico in Cadence Virtuoso, con blocco Verilog‑A per la ricerca binaria del codice ottimale, consente di caratterizzare l’oscillatore anche in Monte Carlo. Le simulazioni confermano che la soluzione proposta soddisfa i vincoli di frequenza, potenza, stabilità PVT e jitter richiesti dall’applicazione Greenday.