ETD

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Il presente lavoro di tesi descrive la progettazione e la caratterizzazione di un circuito di Peak and Hold (P&H) integrato in tecnologia CMOS a 65 nm, sviluppato nell'ambito del progetto ASIX. L'obiettivo del progetto è la realizzazione di un rivelatore per imaging a raggi X di nuova generazione, basato su un'architettura "event-driven" e su una matrice di pixel esagonali con passo di 50 µm. Tale configurazione mira a superare i limiti dei sistemi attuali, combinando un'elevata risoluzione spaziale con una precisa risoluzione energetica.
Il circuito di Peak and Hold rappresenta un blocco fondamentale della catena di acquisizione analogica integrata nel pixel: il suo compito è rilevare e memorizzare il valore di picco dell'impulso veloce proveniente dallo shaper, rendendolo disponibile per la successiva conversione analogico-digitale. L'architettura proposta si basa su un adattamento dello schema di Kruiskamp e Leenaerts, ottimizzato per segnali unipolari e potenziato dall'introduzione di un transistor "booster" per risolvere le criticità legate al doppio slew-rate durante i transitori veloci.
Le simulazioni post-layout e le analisi Monte Carlo confermano la validità del progetto, dimostrando un funzionamento lineare per segnali di ingresso tra 5 mV e 642 mV, una sensibilità di 4 mV e un'elevata stabilità del valore memorizzato (droop rate trascurabile), garantendo robustezza rispetto alle variazioni di processo, tensione e temperatura.

This thesis presents the design and characterization of a Peak and Hold (P&H) circuit integrated in 65 nm CMOS technology, developed within the framework of the ASIX project. The project aims to realize a next-generation X-ray imaging detector based on an event-driven architecture and a matrix of hexagonal pixels with a 50 µm pitch. This configuration is designed to overcome the limitations of current systems by combining high spatial resolution with precise energy resolution.
The Peak and Hold circuit is a fundamental block of the in-pixel analog acquisition chain: its task is to detect and store the peak value of the fast pulse coming from the shaper, making it available for subsequent analog-to-digital conversion. The proposed architecture is based on an adaptation of the Kruiskamp and Leenaerts scheme, optimized for unipolar signals and enhanced by the introduction of a "booster" transistor to address issues related to double slew-rate during fast transients.
Post-layout simulations and Monte Carlo analyses confirm the validity of the design, demonstrating linear operation for input signals between 5 mV and 642 mV, a sensitivity of 4 mV, and high stability of the stored value (negligible droop rate), ensuring robustness against process, voltage, and temperature variations.