Il presente lavoro di tesi si propone di progettare, realizzare e testare una architettura di cache di tipo D-NUCA per sistemi CMP, in cui vengono esplicitamente affrontati due problemi che sono presenti in questo tipo di memorie cache: i) la false miss, che si verifica quando una nuova richiesta per un blocco è ricevuta mentre questo sta migrando da un banco ad un altro, e non ci sono pertanto banchi del bankset che possono soddisfare la richiesta; ii) la multiple miss, che si verifica in sistemi CMP quando due o più processori fanno richiesta per lo stesso blocco, e tutte risulteranno in una off-chip miss. Le soluzioni che sono state adottate per far fronte a questi problemi si basano su due aspetti:
1. Un protocollo di migrazione che prevede un esplicito scambio di messaggi fra il banco mittente della migrazione ed il banco destinatario. Questo protocollo, chiamato False Miss Avoidance o FMA, si basa su delle esplicite assunzioni sull’infrastruttura di comunicazione;
2. La gestione delle off-chip miss viene affidata ad un unico particolare banco del bankset. Questo banco, chiamato Collector, è deputato alla gestione della comunicazione con la memoria principale, ed è in grado di evitare il fenomeno della multiple miss filtrando qualunque richiesta per uno stesso blocco che venga ricevuta dopo la prima.