Tesi etd-01192005-180923 |
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Tipo di tesi
Tesi di laurea vecchio ordinamento
Autore
Duranti, Matteo
Indirizzo email
matteo.duranti@tiscali.it
URN
etd-01192005-180923
Titolo
Progetto e Realizzazione del Supporto Multiprocessore per Sistemi
Embedded su Singolo Chip con Logica Riprogrammabile
Dipartimento
INGEGNERIA
Corso di studi
INGEGNERIA INFORMATICA
Relatori
relatore Ancilotti, Paolo
relatore Gai, Paolo
relatore Lipari, Giuseppe
relatore Prof. Avvenuti, Marco
relatore Gai, Paolo
relatore Lipari, Giuseppe
relatore Prof. Avvenuti, Marco
Parole chiave
- fpga
- multiprocessore
- on-chip
- real-time
- sistemi embedded
- spin lock
Data inizio appello
03/03/2005
Consultabilità
Parziale
Data di rilascio
03/03/2045
Riassunto
La tesi propone il supporto multiprocessore per un sistema embedded di tipo SOPC (system on programmable chip) prodotto da Altera: il Nios II.
Viene sviluppato il circuito-arbitro addetto alla gestione delle richieste di accesso a zone condivise dalle varie cpu. Questo dispositivo implementa un efficiente algoritmo per un accodamento FIFO delle cpu, su delle locazioni di spin (spin lock).
Viene inoltre sviluppato un apposito controllore delle interruzioni fra processori.
Tutto questo con lo scopo di supportare un sistema operativo real-time su un sistema embedded multiprocessore con logica riprogrammabile.
Viene sviluppato il circuito-arbitro addetto alla gestione delle richieste di accesso a zone condivise dalle varie cpu. Questo dispositivo implementa un efficiente algoritmo per un accodamento FIFO delle cpu, su delle locazioni di spin (spin lock).
Viene inoltre sviluppato un apposito controllore delle interruzioni fra processori.
Tutto questo con lo scopo di supportare un sistema operativo real-time su un sistema embedded multiprocessore con logica riprogrammabile.
File
| Nome file | Dimensione |
|---|---|
| tesi_mat...blica.pdf | 1.96 Mb |
1 file non consultabili su richiesta dell’autore. |
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