Tesi etd-01162015-143053 |
Link copiato negli appunti
Tipo di tesi
Tesi di laurea magistrale
Autore
MARTELLINI, FEDERICO
Indirizzo email
f.martellini@yahoo.it
URN
etd-01162015-143053
Titolo
Design implementation and testing of an FPGA-based hardware accelerator for option computing in the financial market
Dipartimento
INGEGNERIA DELL'INFORMAZIONE
Corso di studi
INGEGNERIA ELETTRONICA
Relatori
tutor Pampaloni, Stefano
relatore Prof. Fanucci, Luca
relatore Prof. Fanucci, Luca
Parole chiave
- financial market
- FPGA
- hardware design
- options
Data inizio appello
20/02/2015
Consultabilità
Non consultabile
Data di rilascio
20/02/2085
Riassunto
In this thesis we have developed a hardware system for compute the forecast value of the financial option. This system implement an algorithm PDE Black-Scholes with some option case, like European and American style and the Greeks calculation. This system is developed on a FPGA device with a fixed points architecture.
File
| Nome file | Dimensione |
|---|---|
Tesi non consultabile. |
|