• quartus
• retina artificiale
• tpu
• vhdl
• tracciatura
• tracking
• Trigger
• FPGA
• modelsim

n questa tesi abbiamo studiato l’implementazione su FPGA di un nuovo
algoritmo di tracciatura che trae ispirazione dal funzionamento dell’apparato
visivo dei mammiferi, chiamato Retina Artificiale. Questo algoritmo sfrutta
il calcolo parallelo della risposta di una matrice di celle, che contengono una
banca dati di tracce memorizzate, coprendo tutto lo spazio dei parametri in
cui le tracce sono definite. Interpolando la risposta delle celle adiacenti, `e
possibile ottenere un’alta efficienza mantenendo limitato il numero di celle
usate.
Descriveremo in particolare il progetto di una unit`a di processamento di
tracce (Track Processing Unit, TPU), un sistema che implementa l’algoritmo
retina da utilizzare a Livello 0 (L0) della catena di trigger, realizzabile su
dispositivi a logica programmabile di tipo FPGA.
La TPU ha come obiettivo quello di ricostruire in dettaglio eventi alla
massima frequenza di collisioni ad LHC, 40MHz.
Il suo utilizzo `e in particolare rivolto a quel genere di misure, in cui es-
eguire una efficiente selezione degli eventi richiede una ricostruzione accurata
delle tracce dell’evento, in particolar modo quelle che coinvolgono i quark pe-
santi charm e bottom. Infatti, gli eventi che contengono i quark b e c, sono
privi di una segnatura caratteristica utile per preselezionare gli eventi, come
l’energia totale trasversa, l’energia trasversa mancante o la presenza di lep-
toni ad alto impulso trasverso. In questo scenario deve operare l’esperimento
LHCb, situato al Large Hadron Collider del CERN a Ginevra, il cui scopo
specifico `e studiare la fisica dei quark pesanti.
Sono state simulate le prestazioni della TPU sia nella configurazione di
LHCb prevista per il 2015, in cui la frequenza degli eventi `e pari a 1 MHz, e
nella configurazione prevista per il 2020, in cui la frequenza sar`a di 40 MHz.
Nel primo caso abbiamo assunto di inviare alla TPU i dati provenienti dal
rivelatore Inner Tracker (IT), mentre nel secondo dal rivelatore di veritce
(VELO) e dal rivelatore Upstream Detector (UT).
Il lavoro di tesi consiste nell’implementazione dell’algoritmo utilizzando
i linguaggio di descrizione della logica di alto livello, VHDL. La simulazione
logica, anche ad uno stadio iniziale, risulta fondamentale per dimostrare la
fattibilit`a tecnica in termini di velocit`a, dimensioni, costi dell’apparato.
Per l’implementazione della TPU, abbiamo utilizzato due diversi dispos-
itivi a logica programmabile prodotti dalla ditta Altera. Nel caso dell’IT
abbiamo utilizzato un dispositivo di media grandezza, appartenente alla
famiglia Altera Stratix III, mentre nel caso del VELO abbiamo usato un
dispositivo altamente performante, appartenente alla famiglia Altera Stratix
V. La prima scelta `e stata guidata dal fatto che lo Stratix III `e usato nella
scheda TEL62, una scheda recentemente sviluppata dall’INFN di Pisa per
l’esperimento NA62, progettata in modo da mantenere una completa com-
patibilit`a con il sistema di acquisizione dati di LHCb. Questo permetter`a in
futuro di effettuare un test parassitico della TPU direttamente sui rivelatori
di LHCb. Dall’altro lato, la famiglia Altera Stratix V `e stata scelta per il
VELO poich ́e si prevede di usare questa famiglia di dispositivi nel sistema di
DAQ di LHCb, previsto nell’Upgrade del 2020.
Nel caso dell’IT abbiamo confrontato la simulazione logica con una simu-
lazione di alto livello scritta in C++, utilizzando dati provenienti dalla sim-
ulazione Montecarlo ufficiale di LHCb nella configurazione del 2015. Nella
configurazione del VELO abbiamo sviluppato un modello per verificare le
prestazioni del dispositivo in termini di latenza.
Nel primo Capitolo si discutono i benefici di un sistema di tracciatura in
tempo reale, riferendoci ad alcuni esempi di sistemi di tracciatura implemen-
tati in esperimenti passati e attuali installati ai collisionatori adronici. Nel
secondo Capitolo si descrive l’attuale esperimento LHCb e la configurazione
prevista per l’upgrade del 2020, focalizzandoci sul sistema di trigger e dei
rivelatori di traccia. Descriviamo quindi in dettaglio l’algoritmo della retina
artificiale e la TPU nel Capitolo 3. Nel Capitolo 4 si introducono i dispositivi
a logica programmabile, motivando la scelta dei dispositivi denominati FPGA
e descrivendo gli FPGA di Altera e i software utilizzati per la progettazione e
la simulazione degli stessi. Nel quinto Capitolo si descrive l’implementazione
della TPU applicata all’IT, presentando i risultati della simulazione logica.
Infine, nel Capitolo 6 si descrive l’applicazione della TPU per i rivelatori
VELO e UT nella configurazione di LHCb del 2020.