• architettura dei sistemi di elaborazione
• gerarchie di memoria
• memorie cache NUCA
• network-on-chip

Nell'era dei processi tecnologici con dimensioni dei transistor molto al di sotto del micron, i progettisti delle architetture dei sistemi di elaborazione e dei circuiti digitali devono affrontare due problematiche principali: la prima è rappresentata dal ritardo di propagazione dei segnali sulle interconnessioni presenti all'interno del chip, non in grado di tenere il passo dell'aumento delle frequenze operative; la seconda è data dal consumo di potenza in condizioni statiche dovuto alle correnti di perdita dei transistor.
Le suddette problematiche sono particolarmente critiche per le memorie cache on-chip di grandi dimensioni che si trovano comunemente nei microprocessori di attuale generazione. Infatti, i loro tempi di accesso sono dominati dalla latenza delle interconnessioni, e l'elevato numero di transistor porta ad una significativa dissipazione di potenza statica. Le memorie cache ad accesso non uniforme (NUCA) sono state introdotte per mitigare il problema della latenza delle interconnessioni. La memoria cache è partizionata in banchi accessibili in maniera indipendente la cui latenza è proporzionale alla distanza fisica rispetto al controllore della cache. In più, una scalabile network-on-chip (NoC) è utilizzata per connettere i banchi al controllore. Le memorie cache di tipo Dynamic NUCA (D-NUCA) riducono ulteriormente i loro tempi medi di accesso grazie all'introduzione di un meccanismo di migrazione dei blocchi in grado di concentrare i dati acceduti più frequentemente nei banchi con minor latenza.
Questa tesi descrive due ottimizzazioni per memorie cache NUCA. La prima ottimizzazione consiste in una tecnica di risparmio energetico denominata "Way Adaptable D-NUCA" che sfrutta il meccanismo di migrazione per ridurre il consumo di potenza statica tramite l'adeguamento dinamico della dimensione della cache rispetto ai requisiti dell'applicazione in esecuzione. La seconda ottimizzazione consiste invece in una nuova topologia di NoC, basata sul raggruppamento dei banchi in cluster, che riduce ulteriormente la latenza media delle cache NUCA e rilassa alcune restrizioni nella progettazione degli elementi di routing della rete. Prima di introdurre le suddette ottimizzazioni, questa tesi presenta un'analisi dettagliata degli aspetti energetici e di quelli relativi alla NoC per le memorie cache NUCA, valutando il compromesso tra prestazioni e consumo di potenza.