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Archivio digitale delle tesi discusse presso l’Università di Pisa

Tesi etd-11252004-013300


Tipo di tesi
Tesi di laurea specialistica
Autore
Cassiano, Michele
Indirizzo email
m.cassiano@sssup.it
URN
etd-11252004-013300
Titolo
Progettazione di architetture VLSI per il miglioramento della qualità delle immagini
Dipartimento
INGEGNERIA
Corso di studi
INGEGNERIA ELETTRONICA
Relatori
relatore Prof. Terreni, Pierangelo
relatore Dott. Saponara, Sergio
relatore Prof. Fanucci, Luca
Parole chiave
  • contrasto
  • dettaglio
  • immagini
  • implementazione
  • ottimizzazione
  • retinex
  • sintesi
  • VHDL
  • algoritmo
  • PSNR
Data inizio appello
16/12/2004
Consultabilità
Parziale
Data di rilascio
16/12/2044
Riassunto
È noto che l'occhio umano riesce a distinguere i dettagli di un’immagine, sia quando il soggetto è esposto alla luce solare diretta sia quando esso è in ombra o soggetto ad una fonte di illuminazione artificiale.
I sistemi elettronici, invece, soffrono di un forte limite legato alla non completa efficienza della sensoristica tramite cui si acquisisce l’immagine dall’ambiente esterno, ma anche al sistema di visualizzazione.
Per venire a capo delle problematiche interconnesse con tali condizioni al contorno, è necessario prevedere un sistema di schiarimento dell’immagine che, contemporaneamente, non pregiudichi il livello del dettaglio.
Tra le tecniche innovative introdotte a tal proposito gioca un ruolo determinante un nuovo e promettente algoritmo chiamato Retinex.
Alcuni teorici di Trieste hanno rielaborato l’algoritmo Retinex, gettando le basi per un lavoro di progettazione di una macrocella di proprietà intellettuale.
L’utilizzo di operatori non lineari fa emergere il problema dell’implementazione dell’algoritmo sui componenti digitali in commercio, problema che si intende affrontare in questo scritto.
L’obiettivo che si intende perseguire in questo lavoro è un’analisi accurata del problema legato all’implementazione di questo nuovo algoritmo e, conseguentemente, l’esecuzione di un progetto architetturale e di sintesi da condurre a mezzo del supporto fornito dal linguaggio VHDL e da un opportuno ambiente di sintesi in hardware.
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