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Combining high performance and fault tolerance is an open challenge in the design of integrated circuits (ICs). In safety-critical applications, in order to meet the required reliability targets, it is essential to ensure that the probability of a critical failure due to a permanent hardware fault is below a certain threshold, defined according to the guidelines and regulations provided by domain-specific standards.
In this scenario, achieving functional safety objectives without compromising performance, flexibility, and ease of integration, is a major concern.
Among the available solutions for permanent fault protection, Software Test Libraries (STL) have been widely used for in-field testing, providing a high level of protection and flexibility without the need to modify the original hardware design of the target processing element, e.g., the CPU.
However, the main drawback of STLs is the overhead that they introduce, causing performance penalties and additional constraints and conflicts with the user application, due to the use of shared architectural resources.
The aim of this work is to design an ad-hoc hardware module that allows for efficient execution of STLs, reducing their impact on the performance of the processing elements. The analysis, design, development, and integration of the proposed solution, have been carried out on an open-source superscalar out-of-order CPU based on RISC-V ISA. The validation of the proposed solutions, performed by means of register transfer level (RTL) simulations, confirmed the achievement of our goals. In fact, the addition of this module to the design, allows for a lower execution time, while increasing the CPU utilization, hence providing a more efficient execution. Moreover, the solution is general and applicable to different CPU architectures, since it does not rely on any ISA or architecture-specific features.


La combinazione di prestazioni elevate e tolleranza ai guasti è una sfida aperta nella progettazione dei circuiti integrati (ICs). Nelle applicazioni critiche per la sicurezza, per raggiungere gli obiettivi di affidabilità richiesti, è essenziale garantire che la probabilità di un guasto critico dovuto a un guasto hardware permanente sia inferiore a una certa soglia, definita in base alle linee guida e alle normative previste dagli standard specifici del settore.
In questo scenario, il raggiungimento degli obiettivi di sicurezza funzionale senza compromettere le prestazioni, la flessibilità e la facilità di integrazione è una delle principali preoccupazioni.
Tra le soluzioni disponibili per la protezione dai guasti permanenti, le Software Test Libraries (STLs) sono state ampiamente utilizzate per i test sul campo, fornendo un elevato livello di protezione e flessibilità senza la necessità di modificare il progetto hardware originale dell'elemento di elaborazione di destinazione, ad esempio la CPU.
Tuttavia, il principale svantaggio delle STLs è l'overhead che introducono, causando una penalizzazione delle prestazioni e ulteriori vincoli e conflitti con l'applicazione utente, a causa dell'uso di risorse architetturali condivise.
L'obiettivo di questo lavoro è quello di progettare un modulo hardware ad hoc che consenta l'esecuzione efficiente degli STL, riducendo il loro impatto sulle prestazioni degli elementi di elaborazione. L'analisi, la progettazione, lo sviluppo e l'integrazione della soluzione proposta sono stati eseguiti su una CPU superscalare out-of-order open-source basata sull'ISA RISC-V. La validazione delle soluzioni proposte, effettuata mediante simulazioni register transfer level (RTL), ha confermato il raggiungimento dei nostri obiettivi. Infatti, l’aggiunta di questo modulo al design di partenza consente di ridurre il tempo di esecuzione, aumentando al contempo l'utilizzo della CPU e fornendo quindi un'esecuzione più efficiente. Inoltre, la soluzione è generale e applicabile a diverse architetture di CPU, poiché non si basa su alcuna ISA o caratteristica specifica dell'architettura.