<P>La richiesta di banda, da parte degli standard di comunicazione, diviene di anno in anno più insistente: da un lato vi sono applicazioni, consumer e professionali, che necessitano di throughput sostenuti, come ad esempio lo streaming di dati multimediali, dall’altro lato si ha un numero sempre crescente di dispositivi portatili (laptop, handheld pc, telefoni cellulari) per i quali è fondamentale definire
un equilibrio ottimale tra qualità del servizio e consumo energetico.
<P>I codici di canale costituiscono un elemento chiave della catena di comunicazione: una codifica opportuna dell’informazione prima della modulazione, infatti, consente al ricevitore di individuare, ed eventualmente correggere, quella porzione di dati corrotta dal rumore durante la trasmissione; un meccanismo di codifica ben realizzato, inoltre, consente trasmissioni affidabili con ridotto consumo di potenza.
<P>La scoperta dei Turbo Codici, avvenuta nel 1993, ha dimostrato la possibilità di avvicinare la capacità di canale, ossia la massima quantità teorica di informazione che è possibile trasferire su un canale di comunicazione, come teorizzato da Shannon nel 1948; questo avvicinamento sembrava impossibile con le tecniche di codifica conosciute sino a quel momento.
<P>L’adozione dei turbo codici nella maggior parte degli standard nati nell’ultimo decennio, ha spinto la ricerca ad indagare meglio i processi di decodifica di tipo iterativo, come sono appunto i turbo codici, riportando alla luce una particolare famiglia di codici a blocchi ideata, nei primi anni ’60, da R. Gallager: i codici low-density parity-check (LDPC).
<P>Nel presente lavoro di tesi si sono studiati i codici LDPC nell’ottica di una realizzazione VLSI del relativo decoder; in particolare si è indirizzato il problema della trasposizione in virgola fissa dell’algoritmo di decodifica, operazione che rappresenta il primo passo verso l’implementazione hardware.
<P>La natura dei codici LDPC rende impossibile studiare analiticamente la dipendenza che sussiste tra l’elaborazione dei blocchi funzionali elementari e l’andamento delle curve di bit error rate, che caratterizzano le prestazioni del codice sul canale; a tal fine è stato sviluppato un simulatore ad alto livello del decoder ed è stata messa a punto una metodologia di analisi che ha consentito la caratterizzazione dei segnali in termini di dinamica e granularità, relazionando questi
parametri alla perdita di implementazione misurabile sulle curve di BER.
<P>L’analisi condotta è stata applicata al codice LDPC recentemente proposto per lo standard IEEE 802.11n, presentato come estensione high-throughput allo standard per Wireless LAN 802.11.
<P>I risultati ottenuti sono serviti a determinare il dimensionamento ottimale del check node e del variable node, i processing element elementari sui quali si basa l’algoritmo di decodifica.
<P>Ai risultati delle simulazioni bit-true del codice per WLAN, si affiancano dunque delle stime preliminari sulla complessità del decoder in termini di throughput ed area; l’idea è quella di raccogliere dati utili alla messa a punto di un dimostratore hardware, sviluppato su FPGA VirtexII della Xilinx, prima di migrare verso
il target finale costituito dalla libreria standard cells a 0.18 µm della ST Microelectronics: l’ambito consumer, nel quale si inquadrano le applicazioni WLAN, giustifica infatti l’interesse per la realizzazione di un ASIC.
