ETD system

Electronic theses and dissertations repository

 

Tesi etd-10042003-170433


Thesis type
Tesi di laurea vecchio ordinamento
Author
Martinelli, Fabrizio
email address
fabrizio_martinelli@tiscali.it
URN
etd-10042003-170433
Title
Studio e progetto di ricevitore digitale in tecnologia CMOS per collegamenti ottici ad alta capacità
Struttura
INGEGNERIA
Corso di studi
INGEGNERIA ELETTRONICA
Commissione
relatore Prof. Roncella, Roberto
Parole chiave
  • Campionatore
  • CMOS
  • Clock and Data Recovery (CDR)
  • Delay Locked Loop (DLL)
  • Demultiplexer (DEMUX)
  • SONET
Data inizio appello
23/10/2003;
Consultabilità
completa
Riassunto analitico
La quantità di dati circolanti sulle reti di telecomunicazione è in continuo aumento. Dalla metà degli anni ’90 a oggi il tasso di crescita annuo ha subito un incremento notevole e questo è dovuto in particolare all’esplosione del traffico internet.<br><br>La risposta tecnologica alla richiesta di banda non si è fatta attendere. Prima con l’introduzione della fibra ottica, vantaggiosa rispetto ai cavi tradizionali (banda larga, riduzione delle interferenze elettromagnetiche, leggerezza strutturale, costo ridotto), poi con la realizzazione di interfacce elettroniche che ne ampliano la capacità di trasporto dati. L’importanza di utilizzare trasmettitori e ricevitori sempre più veloci è notevole: c’è la necessità di aumentare la quantità di dati trasportati su una singola fibra ottica in quanto il costo del cablaggio è comunque elevato.<br><br>Per realizzare trasmettitori e ricevitori funzionanti a elevati bit rate (oltre 10 Gb/s) si ricorre a tecnologie costose come le bipolari a eterogiunzione o le GaAs. Si intuisce, quindi, la convenienza di implementare la maggior parte della circuiteria in CMOS per ottenere un’elevata integrabilità, una bassa dissipazione di potenza e una riduzione dei costi di fabbricazione.<br><br>In questo lavoro di tesi è stato studiato un CDR/DEMUX (Clock and Data Recovery Integrated Circuit con incorporato un Demultiplexer) basato su DLL (Delay Locked Loop) realizzabile in tecnologia CMOS e in grado di trasformare il segnale in ingresso a elevato bit rate in sedici segnali aventi bit rate pari a 1/16 di quello iniziale. Il lavoro svolto riguarda in particolar modo la definizione dell’architettura del sistema, l’analisi delle varie problematiche che si sono presentate durante tale definizione, la progettazione del campionatore dei dati in ingresso ad alto bit rate e la progettazione della cella di ritardo costituente la DLL. Le simulazioni effettuate hanno permesso di dimostrare che con la tecnologia 0.35 µm CMOS è possibile far funzionare correttamente il sistema per un segnale in ingresso avente bit rate pari a 10 Gb/s. Con la tecnologia 0.18 µm, invece, è possibile far funzionare il ricevitore a 40 Gb/s o a 10 Gb/s in dipendenza delle condizioni di processo.<br><br>Questo lavoro di tesi è stato effettuato facendo uso dell’ambiente di progettazione CADENCE.
File