Questo lavoro di tesi tratta la progettazione e la realizzazione di un prototipo di decoder per codici di canale Low-Density Parity-Check (LDPC). Il lavoro si inquadra nell'ambito di un progetto di ricerca in collaborazione con STMicroelectronics e costituisce un passo intermedio prima dell'implementazione su silicio in tecnologia CMOS standard cells a 65nm.

Il prototipo è stato implementato utilizzando una piattaforma, basata su dispositivi FPGA, che comunica con il PC host attraverso il bus PCI, fungendo da acceleratore hardware dedicato.

Dopo aver studiato i principi di decodifica per i codici LDPC e l’architettura del decoder sviluppato presso l’Università di Pisa, si è passati all’analisi della piattaforma individuandone le risorse utili alla prototipazione. Sulla base di tale analisi sono stati quindi individuati i blocchi componenti il sistema, ponendo particolare attenzione all'interfacciamento di questi, considerando un ambiente globalmente asincrono. Nello specifico, si è curata l'interfaccia di comunicazione con il PC host ed il pilotaggio di risorse di memoria sia on-chip che off-chip.

Tutti i moduli progettati in questa tesi di laurea sono stati descritti in VHDL, curando la parametrizzazione delle architetture, affinché sia possibile riutilizzare il presente lavoro per la prototipazione di un generica macrocella di proprietà intelletuale.