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Il lavoro descritto in questa Tesi è stato svolto, tra i mesi di Gennaio 2013 e Agosto 2013, presso la Sezione di Pisa dell'Istituto Nazionale di Fisica Nucleare dove è in fase di costruzione il nuovo processore Fast TracKer (FTK), che sarà utilizzato nella presa dati dell'esperimento ATLAS prevista per l'anno 2015. FTK è stato ideato per ricostruire in tempo reale la traiettoria delle particelle cariche che attraversano il rivelatore in silicio di ATLAS e migliorare, con questa informazione, le prestazioni del sistema di trigger e di acquisizione dati dell'esperimento. A questo scopo, FTK fa uso di varie tecnologie, tra le quali l'ampio uso di FPGA e la tecnologia della memoria associativa.

Nel mio lavoro di Tesi ho dato un contributo significativo allo sviluppo di un nuovo prototipo di scheda, denominato “MiniLAMB-SLP” che monterà il chip di memoria associativa nella versione “MiniAMChip05”. Lo scopo di questa scheda è di testare nuove soluzioni tecniche adottate dal nostro gruppo, in particolare i link seriali ad alta velocità e il relativo sistema di distribuzione. Per fare questo, abbiamo iniziato anche a preparare un set-up d test dedicato alla verifica del funzionamento del primo prototipo della scheda atteso per le prossime settimane.

Ho anche contribuito allo sviluppo ed alla scrittura in linguaggio VHDL del nuovo algoritmo di clustering bidimensionale utilizzato per elaborare i dati ricevuti dal rivelatore a pixel in silicio. Questo algoritmo ha il compito di ricostruire i cluster, cioè raggruppare gli impulsi di carica dei canali del rivelatore colpiti da una particella, che nella elettronica di front-end del rivelatore a pixel sono frammentati nella trasmissione ad FTK e determinare le coordinate dei baricentri di carica sul piano. La sfida che deve vincere questo algoritmo di clustering è di garantire una ricostruzione dei cluster di qualità pari a quella offline, ed allo stesso tempo una buona velocità di elaborazione per sostenere il flusso dei dati dall'elettronica di front-end del rivelatore.

Tra gli sviluppi futuri di questo lavoro possiamo menzionare gli studi fatti per migliorare le prestazioni dell'algoritmo di clustering. Le nostre simulazioni mostrano che incrementare il numero di moduli connessi in parallelo renderebbe l'algoritmo piu' efficiente e veloce e sarebbe interessante contribuire alla implementazione pratica in VHDL di questi miglioramenti.