Tesi etd-07062021-180230 |
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Tipo di tesi
Tesi di laurea magistrale
Autore
TOSCHI, TOMMASO
URN
etd-07062021-180230
Titolo
Progetto di convertitori analogico-digitale delta-sigma basati su amplificatori recycling folded cascode e tecniche di slew-rate enhancement
Dipartimento
INGEGNERIA DELL'INFORMAZIONE
Corso di studi
INGEGNERIA ELETTRONICA
Relatori
relatore Prof. Bruschi, Paolo
relatore Prof. Piotto, Massimo
relatore Ing. Catania, Alessandro
relatore Prof. Piotto, Massimo
relatore Ing. Catania, Alessandro
Parole chiave
- adc
- delta-sigma
- recycling folded cascode
- settling time
- slew-rate enhancement
Data inizio appello
23/07/2021
Consultabilità
Non consultabile
Data di rilascio
23/07/2091
Riassunto
Nel seguente lavoro di tesi è stato realizzato un convertitore analogico-digitale delta-sigma per applicazioni di interfacciamento di sensori. Il processo utilizzato è il CMOS a 0.18 um di UMC, ed è stata utilizzata la famiglia CMOS con tensione di alimentazione 3.3 V.
Il convertitore delta-sigma è basato su una topologia CIFB del secondo ordine fully-differential, ed è stato progettato per lavorare con una frequenza di campionamento di 5 MHz con un fattore di OSR pari a 256.
Per la frequenza di campionamento in esame risulta particolarmente critico il problema del settling time. A tal proposito, è stato necessario adottare tecniche per mitigare questo problema come l'impiego di amplificatori operazionali recycling folded cascode, un filtro FIR del terzo ordine nel percorso di feedback e un circuito di slew-rate enhancement.
La tesi presenta un'introduzione ai convertitori analogico-digitale delta-sigma, le relative problematiche ed eventuali tecniche per superare quest'ultime. In seguito, sarà presentato il flusso progettuale da system-level a transistor-level che ha portato alla realizzazione del convertitore proposto. In conclusione, sono stati riportati i risultati ottenuti mediante il simulatore elettrico per verificare le performance del convertitore.
Il convertitore delta-sigma è basato su una topologia CIFB del secondo ordine fully-differential, ed è stato progettato per lavorare con una frequenza di campionamento di 5 MHz con un fattore di OSR pari a 256.
Per la frequenza di campionamento in esame risulta particolarmente critico il problema del settling time. A tal proposito, è stato necessario adottare tecniche per mitigare questo problema come l'impiego di amplificatori operazionali recycling folded cascode, un filtro FIR del terzo ordine nel percorso di feedback e un circuito di slew-rate enhancement.
La tesi presenta un'introduzione ai convertitori analogico-digitale delta-sigma, le relative problematiche ed eventuali tecniche per superare quest'ultime. In seguito, sarà presentato il flusso progettuale da system-level a transistor-level che ha portato alla realizzazione del convertitore proposto. In conclusione, sono stati riportati i risultati ottenuti mediante il simulatore elettrico per verificare le performance del convertitore.
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