• settling time
• slew-rate enhancement
• recycling folded cascode
• delta-sigma
• adc

Nel seguente lavoro di tesi è stato realizzato un convertitore analogico-digitale delta-sigma per applicazioni di interfacciamento di sensori. Il processo utilizzato è il CMOS a 0.18 um di UMC, ed è stata utilizzata la famiglia CMOS con tensione di alimentazione 3.3 V.
Il convertitore delta-sigma è basato su una topologia CIFB del secondo ordine fully-differential, ed è stato progettato per lavorare con una frequenza di campionamento di 5 MHz con un fattore di OSR pari a 256.
Per la frequenza di campionamento in esame risulta particolarmente critico il problema del settling time. A tal proposito, è stato necessario adottare tecniche per mitigare questo problema come l'impiego di amplificatori operazionali recycling folded cascode, un filtro FIR del terzo ordine nel percorso di feedback e un circuito di slew-rate enhancement.
La tesi presenta un'introduzione ai convertitori analogico-digitale delta-sigma, le relative problematiche ed eventuali tecniche per superare quest'ultime. In seguito, sarà presentato il flusso progettuale da system-level a transistor-level che ha portato alla realizzazione del convertitore proposto. In conclusione, sono stati riportati i risultati ottenuti mediante il simulatore elettrico per verificare le performance del convertitore.