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ETD

Archivio digitale delle tesi discusse presso l’Università di Pisa

Tesi etd-07042022-152634


Tipo di tesi
Tesi di laurea magistrale
Autore
TUTTOBENE, LUCIANO
URN
etd-07042022-152634
Titolo
Progettazione di un acceleratore hardware su FPGA di un Sistema di Fault Detection Isolation and Recovery basato su reti neurali ricorrenti per applicazioni satellitari
Dipartimento
INGEGNERIA DELL'INFORMAZIONE
Corso di studi
INGEGNERIA ELETTRONICA
Relatori
relatore Prof. Fanucci, Luca
relatore Dott. Pacini, Tommaso
relatore Dott. Rapuano, Emilio
relatore Dott. Nannipieri, Pietro
Parole chiave
  • FDIR
  • FPGA
  • hardware accelerator
  • satellite
  • recurrent neural networks
Data inizio appello
22/07/2022
Consultabilità
Non consultabile
Data di rilascio
22/07/2092
Riassunto
Negli ultimi anni, le tecniche di Fault detection isolation and recovery (FDIR) sono diventate sempre più importanti a causa dell'aumento della complessità e delle responsabilità dei sistemi moderni. Per dare sostegno a questo settore sono state sviluppate delle tecniche che utilizzano l'Intelligenza Artificiale (IA), che hanno il vantaggio di ridurre lo sforzo computazionale e il time-to-market.
L'obiettivo della tesi è di implementare su FPGA un sistema FDIR, che utilizza le Reti Neurali Ricorrenti, destinato al radar MARSIS (Mars Advanced Radar for Subsurface And Ionosphere Sounding), che è uno degli strumenti scientifici a bordo della sonda Mars Express lanciata nel 2003 dall’Agenzia Spaziale Europea (Esa), con lo scopo di mappare la distribuzione di acqua sul pianeta Marte.
A causa dell'elevato numero di operazioni e di parametri necessari per effettuare l'inferenza delle reti neurali, è stato necessario quantizzare i layer dei modelli di rete per poterli implementare su FPGA.
Il design è stato implementato sulla FPGA rad-hard Xilinx Kintex Ultrascale XQRKU060, che grazie alle sue caratteristiche di resistenza alle radiazioni è adatta a lunghe missioni spaziali, e sulla scheda di sviluppo Zynq Ultrascale+ ZCU106 per estrarre le principali metriche dell'acceleratore hardware e farne un confronto.
Inoltre sono state calcolate le metriche dei modelli di rete neurale originali (non quantizzati) su un dispositivo diverso da FPGA, in questo caso è stata utilizzata la NVIDIA Jetson Nano.
Lo svantaggio nell'utilizzo della FPGA è dato dall'utilizzo del modello di rete neurale quantizzato, che peggiora leggermente l'errore assoluto medio rispetto al modello originale.
Tuttavia, i tempi di inferenza e i consumi di potenza ottenuti su FPGA sono migliori rispetto a quelli della Jetson Nano, infatti, considerando uno dei modelli implementati sulla Kintex Ultrascale XQRKU060 si ottiene un consumo di 0.728W e un tempo di inferenza di 4.56us, mentre sulla Jetson Nano si hanno rispettivamente 2.522W e 833.72us.
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