Thesis etd-07042003-123946 |
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Thesis type
Tesi di laurea vecchio ordinamento
Author
Paglialonga, Lorenzo
email address
lorenzo.paglialonga@gmail.com
URN
etd-07042003-123946
Thesis title
Implementazione di uno scheduler DWR su Network processor IXP1200
Department
INGEGNERIA
Course of study
INGEGNERIA DELLE TELECOMUNICAZIONI
Supervisors
relatore Prof. Giordano, Stefano
Keywords
- scheduler
- netwok processor
- ixp1200
Graduation session start date
22/07/2003
Availability
Withheld
Release date
22/07/2043
Summary
In questo lavoro di tesi viene affrontato lo studio dei Network Processor, i Network System di nuova generazione capaci di unire i vantaggi di un’architettura con un hardware dedicato con la flessibilità della soluzione software per lo sviluppo di nuove applicazioni di rete.
In particolare, nel primo capitolo vengono trattati i motivi che hanno condotto il mercato dei Network System all’evoluzione verso i Network Processor, sottolineando le potenzialità e i limiti di questa nuova architettura nei confronti dell’hardware ASIC e dell’approccio software su processore general-purpose.
Nel secondo capitolo viene descritto il Network Processor Intel IXP1200 con un’analisi dettagliata della struttura hardware, indispensabile per cogliere le problematiche legate ad un ambiente di programmazione multi-threading dotato di processori multipli, con compiti differenti assegnati a ciascun processore.
Nel terzo capitolo vengono descritte le potenzialità dell’Intel IXP1200 con il supporto di programmazione “ad ACE” fornito da Intel, e vengono evidenziate le differenze sostanziali con l’Intel IXP1200 Evaluation Board (KEIXP12EBAB) a nostra disposizione che sono emerse in questo lavoro di tesi, assieme alle ragioni che hanno condotto allo sviluppo di MicroCode “from scratch” nell’ambito di questa tesi.
Il quarto capitolo descrive il software che è stato implementato in questo lavoro di tesi per realizzare il processo di ricezione su due porte, affrontando il problema del riassemblaggio dei pacchetti frammentati dalle interfacce di rete dell’IXP1200, assieme al codice che implementa il classificatore, lo scheduler Deficit Round Robin e le code relative a ciascuna porta e alle relative classi di servizio.
Nel quinto capitolo vengono illustrate le prove effettuate per valutare la correttezza del codice implementato, l’effettiva ripartizione della banda disponibile operata dallo scheduler Deficit Round Robin e l’efficienza del codice che implementa il classificatore e lo scheduler in termini di utilizzo dei Microengine.
Infine il sesto capitolo descrive le conclusioni a cui ha portato questo lavoro di tesi.
In particolare, nel primo capitolo vengono trattati i motivi che hanno condotto il mercato dei Network System all’evoluzione verso i Network Processor, sottolineando le potenzialità e i limiti di questa nuova architettura nei confronti dell’hardware ASIC e dell’approccio software su processore general-purpose.
Nel secondo capitolo viene descritto il Network Processor Intel IXP1200 con un’analisi dettagliata della struttura hardware, indispensabile per cogliere le problematiche legate ad un ambiente di programmazione multi-threading dotato di processori multipli, con compiti differenti assegnati a ciascun processore.
Nel terzo capitolo vengono descritte le potenzialità dell’Intel IXP1200 con il supporto di programmazione “ad ACE” fornito da Intel, e vengono evidenziate le differenze sostanziali con l’Intel IXP1200 Evaluation Board (KEIXP12EBAB) a nostra disposizione che sono emerse in questo lavoro di tesi, assieme alle ragioni che hanno condotto allo sviluppo di MicroCode “from scratch” nell’ambito di questa tesi.
Il quarto capitolo descrive il software che è stato implementato in questo lavoro di tesi per realizzare il processo di ricezione su due porte, affrontando il problema del riassemblaggio dei pacchetti frammentati dalle interfacce di rete dell’IXP1200, assieme al codice che implementa il classificatore, lo scheduler Deficit Round Robin e le code relative a ciascuna porta e alle relative classi di servizio.
Nel quinto capitolo vengono illustrate le prove effettuate per valutare la correttezza del codice implementato, l’effettiva ripartizione della banda disponibile operata dallo scheduler Deficit Round Robin e l’efficienza del codice che implementa il classificatore e lo scheduler in termini di utilizzo dei Microengine.
Infine il sesto capitolo descrive le conclusioni a cui ha portato questo lavoro di tesi.
File
| Nome file | Dimensione |
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The thesis is not available as per the author’s request. |
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