• VCO
• RF design
• RF analog design
• RAD-HARD
• 65nm

Riassunto
In ambito delle applicazioni spazio dove la presenza di particelle ionizzanti rende difficoltosa sia la progettazione che il corretto funzionamento dei dispositivi elettronici, non sono presenti anelli ad aggancio di fase (PLL) alla frequenza di 6.25 GHz. Il valore di questa frequenza viene dallo standard SpaceFibre nel quale vengono specificate tutte le specifiche a livello fisico della trasmissione dati. È stato dunque deciso di progettare il VCO (oscillatore controllato in tensione) perché è il core di un PLL. I PLL sono dei blocchi molto importanti perché sono utilizzati per la generazione dei segnali di riferimento quali clock o utilizzati per recuperare il sincronismo di dati. Due architetture sono state analizzate e disegnate in tecnologia 65nm. La prima basata su ring-oscillator a tre stadi dove la cella base è composta da un buffer CML. La topologia CML è da preferirsi rispetto alla CMOS perché garantisce velocità maggiori ed è differenziale, caratteristica importante che un sistema deve avere per avere una certa tolleranza ai disturbi. Alla frequenza di lavoro di 6.25 GHz, quest’architettura non è risultata affidabile durante le simulazioni di processo della tecnologia rendendo così incontrollabile i parametri che fissano la frequenza di lavoro.
La seconda architettura basata su LC-Tank e cella N-mos cross coupled, è invece risultata affidabile durante le simulazioni di processo e, per quest’architettura, è stato disegnato anche il layout. Anche simulazioni per le radiazioni sono state eseguite in cui si simula l’arrivo di una particella ionizzante in ogni giunzione del circuito.
Infine, anche un driver è stato disegnato per interfacciare il VCO con i pad del chip poiché, ad agosto, ci sarà il tape out per la produzione di un prototipo che verrà testato nei mesi successivi.

Abstract
In the area of space applications where the presence of ionizing particles makes both the design and correct operation of electronic devices difficult, there are no phase-locked loops (PLL) at the 6.25 GHz frequency. The value of this frequency comes from the SpaceFibre standard in which all the specifications at the physical level of the data transmission are specified. It was therefore decided to design the VCO (voltage controlled oscillator) because it is the core of a PLL. PLLs are very important blocks because they are used for generating reference signals such as clocks or used to recover data synchronism. Two architectures have been analyzed and designed in 65nm technology. The first based on a three-stage ring-oscillator where the base cell is composed of a CML buffer. The CML topology is to be preferred over CMOS because it guarantees higher speeds and is differential, an important feature that a system must have to have a certain tolerance to disturbances. At the 6.25 GHz operating frequency, this architecture was not reliable during the process simulations of the technology, thus making the parameters that set the working frequency uncontrollable.
The second architecture based on LC-Tank and N-mos cross coupled cell, on the other hand, proved to be reliable during process simulations and, for this architecture, the layout was also designed. Also simulations for the radiations have been performed in which the arrival of an ionizing particle is simulated in every junction of the circuit.
Finally, a driver was also designed to interface the VCO with the chip pads because, in August, there will be a tape out for the production of a prototype that will be tested in the following months.