ETD

• microcontrollore 8051
• sistemi embedded

Il nostro obiettivo è quello di ottenere una versione low-power di un microcontrollore generico, ed è dettato dall’aumentata ric hiesta negli ultimi tempi di sistemi elettronici portatili di tutti i tipi (ad es. telefoni cellulari, Personal Digital Assistant ecc.) in cui la dimensione, il tempo di vita e il peso delle batterie rivestono un ruolo di primo piano. Un progetto low-power può essere importante anche per diminuire i costi: in questo modo ad esempio si riducono i costi per il raffreddamento e migliora l’affidabilità del sistema. Quindi mentre nel passato gli interessi principali dei progettisti VLSI si esprimevano principalmente in termini di velocità (performance) e area (costo), recentemente invece il consumo di potenza è diventato un terzo asse nello spazio dell’ottimizzazione. Perciò molte ricerche e sviluppi pratici sono stati fatti negli ultimi 30 anni per proporre tecniche di ottimizzazione in potenza sia per reti sincrone che asincrone, a tutti i livelli della gerarchia di progetto (dal livello algoritmico fino ad arrivare al livello tecnologico). In generale, più è alto il livello di astrazione, più è grande l’opportunità di risparmiare in potenza.
In questo lavoro di tesi, dapprima si sintetizzerà l’MC8051 utilizzando il tool Design Compiler di Synopsys. A tale scopo si sceglierà la libreria di riferimento CORELIB8DLL_HCMOS8D della STMicroelectronics (libreria di standard-cells per progetti digitali VLSI CMOS a 0.18 micron, di tipo low leakage). In particolare si considererà il best-case in cui la tensione di alimentazione vale 1.95 V e la temperatura vale – 40°C . Scegliendo ad esempio una frequenza di clock di 10 MHz (che è una delle frequenze tipiche per un 8051) si cercherà di caratterizzare in potenza l’MC8051 utilizzando il tool Power Compiler di Synopsys (tramite simulazioni in potenza di tipo gate - level). L’applicazione generica di riferimento sarà un Dhrystone 1.1 (codice in C da compilare tramite l’ambiente uVision2 della Keil Software). Si cercherà di diminuire il più possibile l’attività di commutazione (switching activity) all’interno dei blocchi che dissipano una maggiore percentuale di potenza. A questo scopo verranno proposte delle tecniche di ottimizzazione in potenza di tipo technology-independent per facilitarne la portabilità tra differenti tecnologie CMOS e diversi ambienti CAD. State encoding, clock gating, e operand isolation verranno introdotte nei blocchi in questione tramite la modifica del loro codice VHDL: la nuova CPU verrà di volta in volta risintetizzata per vedere come queste tecniche vanno a modificare la potenza dissipata e anche le performance (in termini di Dhrystones/sec e di frequenza massima di funzionamento).