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Archivio digitale delle tesi discusse presso l'Università di Pisa

Tesi etd-04162007-191045


Tipo di tesi
Tesi di laurea specialistica
Autore
Comparetti, Manuel
Indirizzo email
manuel.comparetti@tiscali.it
URN
etd-04162007-191045
Titolo
Tecniche dinamiche di ottimizzazione di cache on-chip L2 D-NUCA
Dipartimento
INGEGNERIA
Corso di studi
INGEGNERIA INFORMATICA
Relatori
Relatore Foglia, Pierfrancesco
Relatore Prof. Prete, Cosimo Antonio
Parole chiave
  • TD-NUCA
  • ottimizzazione
  • D-NUCA
  • conflict hit
  • generational promotion
  • cache L2
Data inizio appello
09/05/2007
Consultabilità
Non consultabile
Data di rilascio
09/05/2047
Riassunto
Le cache L2 on-chip rappresentano una componente sempre più determinante nell'architettura dei microprocessori attuali, in termini di prestazioni, consumi e occupazione in area di silicio. In recenti lavori di ricerca sono state proposte architetture innovative di cache on-chip, le cache D-NUCA, basate sulla migrazione dinamica dei dati (generational promotion).
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Nel presente lavoro è stato analizzato un fenomeno generato dal meccanismo di generational promotion delle cache D-NUCA: le conflict hit. Si tratta di eventi di stallo del meccanismo di migrazione in cui i dati non vengono avvicinati al controller, ma incorrono comunque in migrazioni inutili e controproducenti sotto il profilo energetico.
Di tale fenomeno sono studiate cause, caratteristiche e comportamento al variare della geometria della cache e del benchmark utilizzato per le simulazioni.
I benchmark utilizzati appartengono alle suite SPEC2000, NAS e MIBench.
Una volta stabilita la presenza del fenomeno e l'impatto negativo sulle prestazioni, sono state progettate politiche dinamiche di intervento, che modificassero il meccanismo di generational promotion riducendo le hit in conflitto. Tali politiche sono implementate su simulatore e ne vengono analizzati e confrontati i benefici al variare della geometria e del benchmark, in termini di IPC e di consumo di potenza. Si è trovato come una di queste in particolare, basata su un meccanismo di inibizione selettiva della promozione, permettesse un risparmio significativo soprattutto nel numero di accessi ai banchi della D-NUCA, e conseguentemente un calo del consumo di potenza dinamica, con un costo implementativo di impatto minimo.
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Nel capitolo 1 sono introdotti il problema analizzato e il contesto di ricerca.
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Nel capitolo 2 è esposto lo stato dell'arte delle cache D-NUCA.
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Nel capitolo 3 sono presentate le cache TD-NUCA.
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Nel capitolo 4 sono trattati lo studio del fenomeno e la progettazione delle politiche di intervento.
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Nel capitolo 5 sono illustrati gli strumenti adottati tra cui il simulatore impiegato.
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Nel capitolo 6 sono esposti i risultati ottenuti.
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Nel capitolo 7 sono tratte le conclusioni del lavoro di tesi.
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