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In questa tesi viene presentata una nuova architettura per un'interfaccia I2C/SPI per bus APB.
Dopo un'analisi dei due protocolli viene descritta l'interfaccia creata, analizzando sia lo schema a blocchi che i segnali ed i registri coinvolti. Particolare attenzione viene fatta nel descrivere le procedure di test messe a punto per controllare la compatibilità dei segnali in uscita con i protocolli I2C o SPI.
Dopo la verifica funzionale del sistema quest'ultimo è stato sintetizzato sia su FPGA che in tecnologia CMOS 0.18 micron, analizzando sia i valori di area occupata e di massima frequenza che la potenza dissipata e confrontando i valori ottenuti dai simulatori con quelli di altre IP commerciali disponibili in rete.
Non esistendo un'interfaccia I2C/SPI in commercio il confronto è stato effetuato tra i singoli sottomoduli (relativi all'I2C o all'SPI). I risultati ottenuti dimostrano come l'interfaccia presentata abbia performance analoghe o migliori di altre strutture presenti in commercio.