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In questo lavoro di tesi sono stati progettati un convertitore digitale-analogico (DAC) resistivo segmentato a 14 bit in tecnologia CMOS e il suo buffer d’uscita. Il lavoro svolto si inscrive all’interno del progetto di un imager operante nel campo NIR (Near Infra-Red) svolto per conto dell’azienda Eye4NIR presso il laboratorio di Progettazione Mixed Signal del Dipartimento di Ingegneria dell’Informazione dell’Università di Pisa. Per questo tipo di imager sono stati utilizzati fotodiodi Ge-on-Si, ossia dispositivi fotonici costituiti a loro volta da due singoli fotodiodi, uno in silicio e l’altro in germanio: è possibile, quindi, passare dal campo visibile al NIR variando continuamente la polarità della tensione di polarizzazione di questi fotodiodi. Per accordare spettralmente la responsività dei fotodiodi è necessario, quindi, fornire una tensione di polarizzazione programmabile tramite un DAC con elevata risoluzione. Tra le varie architetture possibili, è stata scelta quella di tipo resistor string, realizzato con la tecnica della segmentazione, ossia una tecnica che permette di suddividere la parte di conversione in una coarse e in una fine. La segmentazione scelta, in particolare, è quella di tipo folded a multi-LSB decisi: il DAC consisterà di una parte centrale di conversione coarse a 9 bit pilotata tramite un decoder con i 9 MSB della stringa totale a 14 bit, e di due blocchi di conversione fine pilotati da un altro decoder con i 5 LSB, posti superiormente e inferiormente rispetto alla catena centrale. Per la parte centrale (coarse) sono stati adottati due tipi di configurazioni, le quali sono state tra loro confrontate in termini di prestazioni dinamiche, una volta sottoposte alla stessa tensione di alimentazione e agli stessi tempi di commutazione; da ciò è stata poi scelta la configurazione con minori glitch e tempi di settling. Dal momento che il corretto funzionamento di questa architettura si basa su un rapporto tra resistenze, è necessario limitare il più possibile gli errori di matching: da qui la scelta di realizzare i singoli resistori come unione (serie o paralleli) di più resistori elementari, il cui valore di resistenza è stato scelto sulla base di prestazioni dinamiche e ingombro. Sono state prese in considerazione due famiglie di resistori presenti nel processo utilizzato (SG25H5_EPIC) e sono state valutate le prestazioni del DAC in termini di DNL, INL, gain error e offset per scegliere quale delle due famiglie fosse la più adatta ad offrire un trade-off tra ingombro e prestazioni. Successivamente è stato progettato il buffer d’uscita come un amplificatore operazionale con stadio d’uscita in classe AB e ne sono state valutate le prestazioni in termini di risposta in frequenza, corrente massima d’uscita, offset, rumore, slew rate e settling time; una volta collegato in uscita al DAC, sono state valutate le prestazioni dell’intero DAC, sempre in termini di DNL e INL. Una volta completato ciò si è passati al layout delle celle progettate.