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Tesi etd-11132004-111459


Tipo di tesi
Tesi di laurea specialistica
Autore
Acquas, Andrea
Indirizzo email
aacquas@yahoo.it
URN
etd-11132004-111459
Titolo
Progetto di un DLL ad aggancio multiplo per applicazioni in un time-to-digital converter ad alta risoluzione
Struttura
INGEGNERIA
Corso di studi
INGEGNERIA ELETTRONICA
Commissione
relatore Prof. Roncella, Roberto
Parole chiave
  • time-to-digital-converter
  • aggancio multiplo
  • DLL
Data inizio appello
13/12/2004;
Disponibilità
completa
Riassunto analitico

Nei moderni sistemi elettronici, la capacità di trattare ed elaborare dati ad alta velocità è uno dei principali problemi che necessitano di essere risolti. Strumentazioni di misura e test, circuiti per le telecomunicazioni, militari o medicali sono solo alcuni esempi dei campi in cui l’uso di segnali di sincronia stabili e precisi, indipendenti da variazioni della temperatura o della tensione di alimentazione, è di fondamentale importanza per il raggiungimento di elevate prestazioni. Normalmente, in ognuna di queste applicazioni i riferimenti temporali devono avere un periodo di oscillazione spesso molto minore rispetto alla durata dell’impulso: ad esempio nei sistemi di ricezione che utilizzano oscillatori di tipo ring, la massima frequenza raggiungibile per il clock è di alcuni gigahertz e ciò implica che segnali che variano con una velocità maggiore non possono essere acquisiti correttamente. Per risolvere questo problema è possibile agire in due modi differenti: una prima soluzione consiste nell’impiego di tecnologie più performanti le quali, però, implicano spesso l’aumento dei costi di progettazione e realizzazione; una diversa soluzione, invece, è basata sull’uso di circuiti che moltiplicano il numero di fronti utili al campionamento. Il delay-locked-loop delay line (DLL) consente proprio di realizzare questa funzione.
Il DLL è formato da una catena di celle a ritardo variabile, chiusa ad anello, in cui la differenza di fase fra il segnale in ingresso (il clock) e il segnale in uscita è nulla a regime; questo è possibile grazie alla presenza di un comparatore di fase che misura lo sfasamento delle tensioni ai due capi della catena e controlla, attraverso una apposita circuiteria, il ritardo delle celle. Le tensioni presenti all’uscita di ogni buffer possono essere utilizzate per campionare segnali di durata anche minore del periodo di clock.
Le applicazioni che sfruttano il DLL sono molteplici, e vanno dai sistemi per il clock de-skewing ai convertitori tempo digitali ad alta velocità; in tutti questi casi, comunque, le prestazioni del sistema sono strettamente legate a quelle del DLL. Questo fatto rappresenta spesso un problema: infatti nel caso in cui la rotazione di fase dovuta alla linea di ritardo è pari a 2p, la distanza minima fra due fronti generati dal DLL è pari al minimo ritardo introdotto da ogni cella. Per aumentare la risoluzione del circuito è necessario, come sarà chiaro in seguito, aumentare il numero di celle, con un conseguente aumento dell’area totale del circuito, oppure aumentare la frequenza del clock e di conseguenza il consumo di potenza del circuito. Una soluzione a questi problemi può essere trovata nel fare in modo che la linea si agganci ad un numero di periodi maggiore di uno (metodo del “multiaggancio”). Come conseguenza, però, il DLL necessita, in questo caso, di una rete di controllo che consenta di acquisire e trattare i campioni in maniera corretta.
Scopo di questa tesi è la progettazione di un DLL a shunt capacitor e della circuiteria necessaria affinché questo possa essere utilizzato come time-to-digital converter (TDC) con risoluzione dell’ordine della decina di picosecondi grazie all’impiego del metodo del “multiaggancio”.
Dopo aver analizzato, nei primi due capitoli, i blocchi principali che costituiscono il DLL e le possibili realizzazioni presenti in letteratura di un TDC con linea di ritardo, passeremo all’analisi del principio di funzionamento del nuovo convertitore mettendo in evidenza quali sono le condizioni in cui la rete funziona correttamente e le implicazioni legate alla presenza di più periodi dell’oscillazione di riferimento all’interno della catena di buffer. Nel capitolo 4 sarà presentata la realizzazione degli inverter, delle capacità per il controllo digitale del ritardo e del comparatore di fase, riportando i dati sperimentali ottenuti dalle simulazioni al calcolatore. La linea è stata realizzata con un approccio full-custom sfruttando la tecnologia CMOS a 0.35 mm della AMS. Nel quinto capitolo si affronterà la realizzazione, con un criterio semicustom, della circuiteria di controllo del TDC, necessaria, come vedremo, per il corretto funzionamento del circuito. Anche in questo caso verranno riportate le simulazioni post-sintesi della rete. Infine, nel sesto e ultimo capitolo, saranno descritti i passi necessari per la realizzazione del layout finale del chip e sarà riportata un’ immagine del circuito ottenuto.
Il progetto è stato svolto attraverso l’ambiente di programmazione CADENCE.
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