ETD

• double diagonal sparse matrix
• dvb-s2
• fpga
• ldpc decoder
• ldpc layered decoding
• min-sum corrected

Il progetto di tesi ha riguardato lo studio e la progettazione di un decoder LDPC conforme allo standard DVB-S2, utilizzato nelle comunicazioni satellitari. Dopo un’approfondita analisi teorica dello standard e degli algoritmi di decodifica, è stato scelto l’approccio Min-Sum Corrected per il miglior compromesso tra prestazioni ed efficienza hardware. È stato sviluppato un modello Matlab ottimizzato per simulazioni rapide e progettato in ottica di implementazione VHDL. Sono state analizzate le prestazioni del decoder in termini di BER su tutti i casi previsti dallo standard, affrontando limiti architetturali mediante la riduzione del grado di parallelismo. La fase finale ha incluso la progettazione hardware in logica modulare, con test e simulazioni su Vivado, raggiungendo un bit rate superiore a 2,3 Gbit/s grazie all’istanziazione di più decoder in parallelo.