• (273
• 18)
• 191
• correcting code
• COTS memories
• decoder
• DSCC
• ECC
• encoder
• memorie commerciali
• MLD
• MLDD
• PDSC
• rad hardened
• SEE
• SEU
• TID

Questo lavoro di tesi affronta lo studio e la progettazione di un modulo EDAC (Error Detecting And Correcting) in grado di proteggere l'informazione contenuta nelle memorie commerciali COTS al fine di garantirne il corretto utilizzo (entro stringenti limiti di fault tolerance) in ambiente spaziale. Dopo una preliminare analisi dei problemi legati all'utilizzo di componenti non qualificati per lo spazio (COTS) in termini di sensibilità radiativa (studio dei cosiddetti Single Event Effects) e dei fenomeni fisici sui dispositivi microelettronici (in modo particolare su SRAM, DRAM e Flash), è stato effettuato un studio approfondito sulle tecniche di correzione tramite ECC (Error-Correcting Code). L'encoder ed il decoder sviluppati si basano sul codice ciclico DSCC (Difference-Set Cyclic Code), 8-correttore dotato di terna (273, 191, 18). Due versioni di EDAC seriale e parallela (costituite ciascuna da encoder\decoder e dotate di relativi testbenches) sono state implementate in VHDL, simulate e sintetizzate con successo su diverse famiglie di FPGA (Actel Axcelerator\ProASIC3; Altera Cyclone\Stratix; Xilinx Spartan\Virtex). L'encoder implementato è un algoritmo sistematico a divisione polinomiale per codici ciclici , mentre il decoder è un MLD TYPE II, appartenente alla famiglia di decoder ML (Majority Logic).
Nell'implementazione hardware del processo di decoding della versione parallela (orientata al byte), sono stati inclusi i risultati teorici di un recente studio sull'algoritmo di decodifica di codici DSCC effettuato da un team di ricercatori spagnoli, atto a diminuire la latenza media di decodifica con un'aggiunta minima di logica di controllo. Tale soluzione, implementata con successo, è chiamata MLDD (Majority Logic Detecting\Decoding).
Le implementazioni hardware dei sistemi di encoding\decoding sono state, infine, confrontate con una soluzione allo stato dell'arte di un IP core encoder\decoder di codice Reed Solomon presentata recentemente da Xilinx (Marzo 2011). I confronti hanno restituito risultati molto competitivi in termini di velocità e complessità; in particolare si è ottenuta una riduzione media di latenza di decodifica di oltre un ordine di grandezza (in termini di cicli di decodifica) ed un risparmio di risorse logiche occupate superiore al 40% rispetto alla soluzione Xilinx.