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Archivio digitale delle tesi discusse presso l’Università di Pisa

Tesi etd-10182023-095341


Tipo di tesi
Tesi di laurea magistrale
Autore
BARBARO, LUCA
URN
etd-10182023-095341
Titolo
Progettazione ed implementazione su FPGA di un algoritmo HDR (High Dynamic Range) per telecamere digitali industriali
Dipartimento
INGEGNERIA DELL'INFORMAZIONE
Corso di studi
INGEGNERIA ELETTRONICA
Relatori
relatore Prof. Fanucci, Luca
tutor Dott. Mattii, Luca
Parole chiave
  • algorithm
  • algoritmo
  • fpga implementation
  • gamma dinamica
  • hdr
  • high dynamic range
  • implementazione fpga
  • Spartan
  • Xilinx
Data inizio appello
17/11/2023
Consultabilità
Non consultabile
Data di rilascio
17/11/2093
Riassunto
In ambienti con illuminazione variabile, la visione artificiale può essere ostacolata da problemi di gamma dinamica del sensore. L'HDR (High Dynamic Range) consente di catturare scene con ampie differenze di luminosità. L'HDR tradizionale richiede acquisizioni multiple, aumentando il tempo complessivo di elaborazione. In questo studio, si è utilizzato un sensore CMV realizzato da ams che sfrutta il supporto per la modalità doppia esposizione dove le righe dispari e quelle pari hanno tempi di esposizione diversi. Tramite un algoritmo di ricostruzione su FPGA si ottengono immagini HDR in un'unica ripresa, riducendo notevolmente il tempo di acquisizione. L'elaborazione FPGA si basa su una tecnica in cui i pixel vengono ricostruiti attraverso una media ponderata dei pixel circostanti. La performance della soluzione è stata testata e validata su una FPGA Xilinx Spartan 7.

In environments with variable lighting, artificial vision can be hindered by sensor dynamic range issues. HDR (High Dynamic Range) enables the capture of scenes with significant luminosity differences. Traditional HDR requires multiple acquisitions, increasing overall processing time. In this study, an CMV sensor developed by ams was used, utilizing support for dual exposure mode, where odd and even rows have different exposure times. Through an FPGA-based reconstruction algorithm, HDR images are obtained in a single shot, significantly reducing acquisition time. FPGA processing relies on a technique where pixels are reconstructed through weighted averaging of neighboring pixels. The solution's performance was tested and validated on a Xilinx Spartan 7 FPGA.
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