• leakage reduction
• energy consumption
• Cache memories
• NUCA
• wire-delay

Le memorie cache on-chip di tipo NUCA sono architetture disegnate per nascondere gli effetti del wire delay tipici dei processori attuali e di futura generazione che sono realizzati con processi produttivi nanometrici. Grazie all’elevato numero di banchi da cui esse sono formate e al fatto che tali banchi sono accessibili indipendentemente gli uni dagli altri, tali memorie riescono a raggiungere elevati valori di hit-rate pur mantenendo bassa la latenza di accesso. Sono state proposte due varianti fondamentali per tale tipo di architetture: le Static NUCA (S-NUCA), in cui i dati sono staticamente allocati ai banchi, e le Dynamic NUCA (D-NUCA), in cui un dato può muoversi fra più banchi per ridurre ulteriormente la latenza. I due disegni consentono di raggiungere performance differenti al costo di un differente trade-off fra consumi di energia statica e dinamica.
In questa tesi proponiamo una caratterizzazione di questi consumi confrontando performance e consumi energetici di una cache di tipo tradizionale, di una S- NUCA e di una D-NUCA. I risultati mostrano che, sebbene la migrazione dei dati contribuisca ad incrementare la componente di energia dinamica consumata dalla D-NUCA, le migliori prestazioni che esse consentono di ottenere fanno si che venga ridotta la componente statica di energia che, similmente alle altre tipologie di cache considerate, domina i suoi consumi.
Successivamente proponiamo una nuova tecnica microarchitetturale che consente di ridurre il consumo statico delle D-NUCA cache adattando dinamicamente il numero di vie attive alle esigenze della applicazione in esecuzione. La tecnica proposta sfrutta il meccanismo di movimento dei dati e il fatto che la distribuzione delle hit sulle varie vie varia sia fra differenti applicazioni sia fra differenti fasi di esecuzione di una stessa applicazione. La valutazione sperimentale della tecnica e una metodologia per calcolare i parametri su cui la tecnica stessa basa il proprio funzionamento completano il lavoro.
NUCA caches are large on-chip cache memories that are designed to hide wire delay effects typical of current and future generation nanoscale processors. Thanks to the high number of independently accessible banks of which they are composed, they exhibit high hit rates while keeping the access latency low. Proposed designs for such caches are Static NUCA (S-NUCA), in which data are statically allocated to the cache banks, and Dynamic NUCA (D-NUCA), in which data may reside in different banks, and a migration mechanism is introduced to better tolerate wire delay effects. The two architectures permit to achieve different performances by acting on architectural parameters and data management policies, at the cost of different balances between static and dynamic power consumption and energy dissipation.
In this work, we characterize such balances, by presenting an evaluation of performance and energy consumption of conventional UCA and of Static and Dynamic NUCA caches. Results indicate that, although the migration of data contributes to increase dynamic energy consumption in D-NUCA caches, the higher IPC achieved permits to save static energy, which, similarly to the other considered designs, dominates the power/energy balance. Successively we propose a micro architectural technique to reduce the static power consumption of a D-NUCA cache by dynamically adapting the number of active (i.e. powered-on) ways to the need of the running application. The proposed technique leverages the promotion/demotion mechanism and the fact that the distribution of hits across the ways of a D-NUCA cache varies across applications as well as across different execution phases within a single application. The experimental evaluation of the technique and a proposal for a methodology to calculate the parameters over which the technique relies complete the work.