• ADC delta-sigma PWM

Questo lavoro di tesi è il risultato della fruttuosa collaborazione tra l’azienda multinazionale ST-Ericsson e il Dipartimento di Ingegneria dell’Informazione dell’Università di Pisa. ST-Ericsson è una delle aziende ”leader” nei mercati dei “modem“ e dei processori in banda base. Il gruppo di “mixed signal design“ nell’area di Zurigo (Svizzera) unitamente al gruppo basato a Bangalore (India) hanno, tra gli altri obbiettivi, la continua ricerca di soluzioni per migliorare l’efficienza ed il costo dei sotto-sistemi audio. Questa è stata quindi la base di lavoro per l’inizio di una collaborazione con l’accademia su tali temi.
Lo studio è iniziato con una valutazione dello stato dell’arte dei “computer aided design tool” (CAD tool) per gli studi architetturali e per la validazione dei progetti dei convertitori delta-sigma sia in banda audio sia per applicazioni a larga ampiezza di banda, riscontrando una mancanza di flessibilità nell’area dei flussi per la scelta di architetture orientate al progetto. Sulla base di tali evidenze è stato sviluppato un nuovo “software” implementato in LabVIEW e finalizzato a guidare la scelta dei parametri di progetto di un convertitore analogico-digitale (ADC) delta-sigma. Tale “CAD tool” considera la minimizzazione dell’area di silicio già nella scelta dell’architettura lasciando al progettista la possibilità di implementare dei requisiti addizionali per la minimizzazione dell’area piuttosto che scegliere i parametri di progetto (coefficienti della risposta in frequenza) con il solo fine di ottenere le prestazioni desiderate.
L’architettura della catena di “uplink” del processore in banda base è stata inoltre riprogettata e la funzionalità di alcuni blocchi è stata implementata nel ADC. Il controllo del guadagno, tradizionalmente effettuato da un amplificatore a guadagno variabile o “programmable gain amplifier” (PGA) attivato in corrispondenza degli attraversamenti dello zero rilevati da un “zero crossing detector” (ZCD), è stato inserito nell’anello di reazione del ADC attraverso un banco di condensatori selezionabili tramite controllo digitale. Gli effetti della commutazione del guadagno sul “dithering” e sulla traslazione del “idle-tone” sono state esaminati e sono state proposte delle soluzioni. Questo ha aperto alla possibilità di migliorare la qualità delle transizioni di guadagno attraverso un controllo a modulazione di larghezza dell’impulso o “Pulse Width Modulation” (PWM) che consente una variazione del guadagno e di conseguenza del segnale audio, molto più graduale rispetto a quanto avviene nelle soluzioni attualmente disponibili sul mercato.
Infine un ADC in banda audio con area pari a 0.073 mm2 e consumo di corrente pari a 950 A da una tensione di alimentazione di 2.3 V, è stato realizzato in tecnologia CMOS 40nm. Il progetto è stato validato tramite la caratterizzazione sperimentale sia su un microchip di silicio a se’ stante contenente il solo ADC, sia sulla catena audio del processore in banda base G4860 che sta per essere adottato da Samsung per una prossima generazione di telefoni cellulari.
Tra i principali obiettivi innovativi raggiunti si hanno:
(i) Riduzione del 15% dell’area occupata dai condensatori commutati rispetto alle soluzioni di ADC riportati in letteratura con simili prestazioni, (ii) riduzione del 25% in area e del 30% in corrente nella catena di “uplink” audio sviluppata per un progetto GSM commerciale per mezzo dell’eliminazione sia del PGA che dello ZCD nel “front-end” audio, (iii) maggiore gradualità nel cambiamento del guadagno rispetto i dispositivi esistenti grazie ad una tecnica di controllo originale che è stata proposta per l’ottenimento di un brevetto da parte di ST-Ericsson.